Характеристики
- Контекст
- 16 384 токена
- Параметры
- 6,6 млрд
- Размер весов
- 13,5 ГБ
- Лицензия
- Apache 2.0
- Архитектура
- llama · dense
- Опубликована
- 29 янв 2024
Ссылки
RTLCoder-Deepseek-v1.1
RTLCoder-Deepseek-v1.1 — специализированная текстовая модель для генерации RTL-дизайнов и кода Verilog по естественно-языковым спецификациям.
Бенчмарки
Как модель справилась с задачами пользователей ailist и что о ней публикуют открытые лидерборды
Тесты пользователейпока нет
Никто ещё не опубликовал тест этой модели. Соберите бенчмарк из своих задач — результат появится здесь.
Добавьте модель в бенчмарк
Вместе с другими моделями категории «Текст» — сравнение идёт внутри одной категории.
Опишите свои задачи
Напишите запросы, при необходимости приложите файлы и эталонные ответы.
Запустите и опубликуйте
Модели ответят на каждую задачу, судья оценит ответы. Опубликованный результат появится на этой странице.
Публичные оценки
Из открытых лидербордов. Сравнивайте результаты одного теста при одинаковых условиях — отсутствие оценки не значит, что модель хуже.
В подключённых источниках результатов для этой модели пока нет.
Что умеет модель
Описание составлено по карточке модели и метаданным Hugging Face
ishorn5/RTLCoder-Deepseek-v1.1 — языковая модель для генерации RTL-кода, разработанная авторами проекта RTLCoder и дообученная на базе DeepSeek-Coder-6.7B. Модель предназначена для преобразования текстовых спецификаций цифровых схем в код Verilog и ориентирована на задачи проектирования аппаратуры с использованием LLM.
Модель имеет архитектуру семейства LLaMA, около 6,6 млрд параметров и нативное контекстное окно 16 384 токена; поддерживает текстовый ввод и вывод и доступна для text-generation через Transformers и совместимые средства инференса. Основной сценарий — генерация модулей RTL по описанию интерфейсов и поведения, включая схемы, конечные автоматы и арифметические блоки.
Сильной стороной является специализация на RTL-кодогенерации и результаты на бенчмарках VerilogEval и RTLLM. Модель может продолжать генерацию после завершения требуемого кода, поэтому результат необходимо проверять и при необходимости обрезать до корректного блока Verilog. Распространяется по лицензии Apache-2.0.
Сценарии применения
- генерация модулей Verilog по описанию цифровой схемы
- создание арифметических и логических RTL-блоков
- разработка конечных автоматов на Verilog
- генерация интерфейсных и конвейерных RTL-модулей
- подготовка кода для тестов VerilogEval и RTLLM
Ограничения
Модель может не остановиться сразу после завершения требуемого RTL-кода, поэтому вывод требует постобработки и проверки синтаксиса и функциональной корректности. Качество результата зависит от точности текстовой спецификации и не гарантирует работоспособность схемы без верификации.
Для каких профессий подходит3
Разделы каталога профессий, в задачах которых используется эта модель
Карточка модели
README от автора на Hugging Face, как он его опубликовал
Как запустить
На своей GPU в ailist. Цена — по текущим предложениям провайдеров
GPU в ailist
Универсальный рантайм
Подбираем GPU…
- Класс архитектуры
- LlamaForCausalLM
- Ревизия весов
- 0e2a613